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| 編輯推薦： |
（1）本书汇聚作者近十五年FPGA开发经验， 形象地呈现复杂抽象的时序约束问题。
（2）深入浅出的时序理论知识讲解，丰富实用的时序约束案例分析
（3）Xilinx大中华区教育与创新生态高级经理陆佳华作序推荐
至芯开源雷斌|威三学院姚远| FPGA工程师姚利华 联袂推荐
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| 內容簡介： |
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《FPGA时序约束与分析》首先介绍时序约束相关的基本概念； 然后从时钟、建立时间和保持时间等概念入手，详细地阐述时序分析理论中的基本时序路径； 随后结合实际的约束语法，对主时钟约束、虚拟时钟约束、时钟特性约束、衍生时钟约束、I/O接口约束、多周期约束、虚假路径约束、**/小延时约束等进行详细的介绍，除基本理论与约束语法的解释说明外，还提供了丰富的语法使用实例、工具使用实例以及工程应用实例。 时序约束与分析是FPGA开发设计必须掌握的高级技能，通过本书基础理论与工程实例的结合，相信能够帮助广大的FPGA学习者快速掌握这项技能并学以致用。 《FPGA时序约束与分析》适合作为从事FPGA开发的工程师或研究人员的参考书籍，也可作为高等院校相关专业FPGA课程的教材。
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| 關於作者： |
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十五年FPGA开发经验， 将时序理论、时序工具、时序约束、时序分析，一网打尽！业界多位专家联袂推荐。
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| 目錄：
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第1章时序约束概述
1.1什么是时序约束
1.2为什么要做时序约束
1.3时序约束的基本路径
1.4时序约束的基本流程
1.5时序约束的主要方法
1.5.1使用GUI输入约束
1.5.2手动输入约束
1.6约束文件管理
第2章基本的时序路径
2.1时钟的基本概念
2.1.1时钟定义
2.1.2时钟偏差
2.2建立时间与保持时间
2.3寄存器到寄存器的时序路径分析
2.3.1数据路径和时钟路径
2.3.2数据到达路径和数据需求路径
2.3.3启动沿、锁存沿、建立时间关系和保持时间关系
2.3.4寄存器到寄存器路径分析
2.4引脚到寄存器的时序路径分析
2.4.1系统同步接口与源同步接口
2.4.2系统同步接口的路径分析
2.4.3源同步接口的路径分析
2.5寄存器到引脚的时序路径分析
2.5.1系统同步接口的路径分析
2.5.2源同步接口的路径分析
2.6引脚到引脚的时序路径分析
第3章主时钟与虚拟时钟约束
3.1主时钟约束
3.1.1主时钟约束语法
3.1.2识别设计时钟
3.2主时钟约束实例
实例3.1： 引脚输入的主时钟约束
实例3.2： 引脚输入的主时钟约束
实例3.3： 高速传输器输出的主时钟约束
实例3.4： 硬件原语输出的主时钟约束
实例3.5： 差分信号的主时钟约束
3.3主时钟约束分析
实例3.6： 使用GUI约束输入时钟引脚
实例3.7： Clocking Wizard IP主时钟自动约束
实例3.8： 查看主时钟时序路径的分析报告
实例3.9： 跨时钟域的时序分析
3.4虚拟时钟约束
3.5虚拟时钟约束实例
实例3.10： 系统同步接口pin2reg的虚拟时钟约束
实例3.11： 系统同步接口reg2pin的虚拟时钟约束
3.6时钟特性约束
3.6.1时钟抖动与不确定性约束语法
3.6.2时钟抖动
3.6.3时钟不确定性
3.7时钟抖动与不确定性约束实例
实例3.12： 使用GUI约束时钟抖动和不确定时间
实例3.13： 时钟抖动约束分析
实例3.14： 时钟不确定性约束分析
3.8时钟延时约束语法
3.9时钟延时约束实例
实例3.15： 查看FPGA内部时钟延时、时钟偏斜计算
实例3.16： 输入时钟的延时约束
第4章衍生时钟约束
4.1衍生时钟定义
4.1.1自动衍生时钟约束
4.1.2手动衍生时钟约束
4.2衍生时钟约束语法
4.3衍生时钟约束实例
实例4.1： 使用GUI约束衍生时钟
实例4.2： 2分频的衍生时钟
实例4.3： 4/3倍频的衍生时钟
第5章I/O接口约束
5.1输入接口约束语法
5.2输入接口约束实例
实例5.1： 以主时钟为同步时钟的输入引脚约束
实例5.2： 以虚拟时钟为同步时钟的输入引脚约束
实例5.3： 指定和小延时值的输入引脚约束
实例5.4： 参考时钟下降沿的输入引脚约束
实例5.5： 同时指定同步时钟和参考时钟的输入引脚约束
实例5.6： 多组参考组合的输入引脚约束
5.3输入接口约束分析
实例5.7： 图像传感器输入引脚约束
实例5.8： SPI接口的输入引脚约束
5.4输出接口约束语法
5.5输出接口约束实例
实例5.9： 以主时钟为同步时钟的输出引脚约束
实例5.10： 以虚拟时钟为同步时钟的输出引脚约束
实例5.11： 同时指定时钟上升沿和下降沿的输出引脚约束
5.6输出接口约束分析
实例5.12： VGA驱动输出引脚约束
实例5.13： SPI接口输出引脚约束
第6章时序例外约束
6.1为何要做时序例外约束
6.2时序例外约束分类
6.3时序约束的推荐顺序
第7章多周期约束
7.1多周期约束语法
7.2多周期约束实例
实例7.1： 同频同相时钟的多周期约束
实例7.2： 同频异相时钟的多周期约束
实例7.3： 慢时钟域到快时钟域的多周期约束
实例7.4： 快时钟域到慢时钟域的多周期约束
7.3多周期约束分析
实例7.5： 同频同相时钟的多周期约束
实例7.6： 快时钟到慢时钟的多周期约束
实例7.7： 慢时钟到快时钟的多周期约束
第8章虚假路径约束
8.1虚假路径约束语法
8.2虚假路径约束实例
实例8.1： 虚假路径约束的基本应用实例
实例8.2： 时序分析报告中虚假路径约束与查看
第9章/小延时约束
9.1/小延时约束语法
9.2/小延时约束实例
实例9.1： 跨时钟路径的/小延时约束
实例9.2： pin2pin路径的/小延时约束
参考文献
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| 內容試閱：
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基于FPGA的时序约束与分析是FPGA开发设计过程中一项的技能，却一直被很多FPGA学习者甚至FPGA工程师视为难以企及的高级技能。FPGA器件厂商虽然提供了大量的用户手册对时序理论和时序工具进行详细的说明，却鲜有深入结合具体项目应用的案例。FPGA时序理论本身相对枯燥乏味，这种小众技能在市面上可供参考的书籍也寥寥无几。
笔者从事FPGA相关开发工作已十余年，由于产品的特殊性，项目周期都相对较长，而当每次需要使用FPGA时序理论进行约束与分析时，某些技术要点的应用已不复记忆，还要在一堆FPGA器件厂商的时序设计资料中翻阅参考，极为不便且低效。鉴于此，近年来一直希望能抽空系统性地将时序理论重新梳理，并结合实践整理出一些常见的时序模型，将一些时序约束的计算公式具体化，以方便自己的工作。与此同时，也希望能将书中这些实践总结归纳出的基本的时序约束与分析方法分享给广大的FPGA工程师，帮助大家快速掌握这项技能，学以致用，更高效地做出稳定可靠的产品。
本书共9章。第1章是基本的时序约束概述，帮助读者了解一些时序相关的基本概念； 第2章从时钟、建立时间和保持时间等概念入手，详细地阐述时序分析理论中基本的时序路径； 第3~9章结合实际的约束语法，对主时钟约束、虚拟时钟约束、时钟特性约束、衍生时钟约束、I/O接口约束、时序例外约束、多周期约束、虚假路径约束、/小延时约束等进行详细的介绍，除基本理论与约束语法的解释说明外，还提供了丰富的语法使用实例、工具使用实例以及具体的应用实例。
补充资源
后续本书勘误等资料可扫描下方二维码查看；
更多内容可关注作者公众号中的信息。
补充资源
为了能够将时序理论更通俗易懂地介绍给读者，特意邀请了多位不同技术背景的朋友们一同参与本书的审校。非常感谢校友姚利华、前同事易勇军、邱璇老师，他们牺牲了宝贵的业余时间，为本书提出了很多技术细节以及文字语法方面的修改建议，本书的顺利出版离不开他们。
后，要特别感谢为本书作序的Xilinx大中华区教育与创新生态高级经理陆佳华以及联耀医疗的创始人王贵建，二位能为本书作序，深感荣幸。尤其是我多年的上司王贵建，他对技术的执着认真和深刻见解，以及工作中不断的推动和激励，促使我的技术之路能持续上行。
吴厚航
2021年8月于上海
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