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| 內容簡介： |
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《EDA原理及Verilog HDL实现——从晶体管、门电路到高云FPGA的数字系统设计》以广东高云半导体科技股份有限公司（简称高云半导体）的GW1N系列FPGA器件和高云云源软件为设计平台，根据“EDA原理及应用”课程的教学要求及作者多年的教学经验，将本科传统的“数字电子技术（数字逻辑）”课程与“复杂数字系统设计”课程相融合，遵循循序渐进、由浅入深的原则，内容涵盖晶体管，门电路，数字逻辑理论，组合逻辑和时序逻辑电路，可编程逻辑器件工艺和结构，高云云源软件的下载、安装和设计流程，Verilog HDL基础内容及复杂数字系统设计。为了方便教师的教学和学生的自学，书中给出了大量的设计实例，并配套了教学资源。《EDA原理及Verilog HDL实现——从晶体管、门电路到高云FPGA的数字系统设计》可作为本科生和研究生学习数字系统设计相关课程的教材，也可作为从事高云FPGA设计的工程技术人员的入门参考书。
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| 目錄：
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●第1章 数字逻辑基础（视频讲解：423分钟，16集）
1.1 开关系统
1.1.1 0和1的概念
1.1.2 开关系统的优势
1.1.3 晶体管作为开关
1.1.4 半导体物理器件
1.1.5 半导体逻辑电路
1.1.6 逻辑门与逻辑关系描述
1.1.7 逻辑电路符号描述
1.2 TTL和CMOS逻辑门传输特性分析
1.2.1 SPICE电路仿真工具
1.2.2 TTL逻辑门传输特性参数
1.2.3 TTL逻辑电平传输特性分析
1.2.4 TTL延迟传输特性分析
1.2.5 CMOS逻辑门传输特性参数
1.2.6 CMOS逻辑电平传输特性分析
1.2.7 CMOS延迟传输特性分析
1.3 逻辑代数理论
1.3.1 逻辑代数中的运算关系
1.3.2 逻辑函数表达式
1.4 逻辑表达式的化简
1.4.1 使用运算律化简逻辑表达式
1.4.2 使用卡诺图化简逻辑表达式
1.4.3 不接近指定逻辑功能的化简
1.5 毛刺产生及消除
1.6 数字码制表示和转换
1.6.1 码制和数字表示
1.6.2 二进制数转换为八/十六进制数
1.6.3 十进制数转换为二进制数
第2章 逻辑电路基础（视频讲解：319分钟，12集）
2.1 组合逻辑电路
2.1.1 编码器
2.1.2 译码器
2.1.3 码转换器
2.1.4 数据选择器
2.1.5 数据比较器
2.1.6 加法器
2.1.7 减法器
2.1.8 加法器/减法器
2.1.9 乘法器
2.2 时序逻辑电路
2.2.1 时序逻辑电路特点
2.2.2 基本SR锁存器
2.2.3 同步SR锁存器
2.2.4 D锁存器
2.2.5 D触发器
2.2.6 普通寄存器
2.2.7 移位寄存器
2.3 有限自动状态机
2.3.1 有限自动状态机原理
2.3.2 状态图表示及实现
2.3.3 三位计数器
2.4 存储器的原理
2.4.1 静态随机访问存储器的原理
2.4.2 动态随机访问存储器的原理
2.4.3 Flash存储器的原理
第3章 可编程逻辑器件工艺和结构（视频讲解：139分钟，7集）
3.1 可编程逻辑器件的发展历史
3.2 可编程逻辑器件典型工艺
3.3 简单可编程逻辑器件结构
3.3.1 PROM原理及结构
3.3.2 PAL原理及结构
3.3.3 PLA原理及结构
3.4 CPLD原理及结构
3.4.1 功能块
3.4.2 宏单元
3.4.3 快速连接矩阵
3.4.4 输入/输出块
3.5 FPGA原理及结构
3.5.1 FPGA的基本原理
3.5.2 高云FPGA的结构
3.5.3 可配置单元
3.5.4 块静态随机访问存储器
3.5.5 时钟资源
3.5.6 输入/输出块
3.5.7 数字信号处理模块
3.6 高云FPGA产品类型和功能
3.6.1 小蜜蜂家族FPGA产品
3.6.2 晨熙家族FPGA产品
3.6.3 Arora V家族FPGA产品
第4章 高云云源软件的下载、安装和设计流程（视频讲解：219分钟，8集）
4.1 高云云源软件的下载
4.2 高云云源软件的安装
4.3 高云云源软件的授权
4.4 仿真库的安装
4.4.1 功能仿真库的安装
4.4.2 时序仿真库的安装
4.5 FPGA的设计流程
4.5.1 建立新的设计工程
4.5.2 创建新的设计文件
4.5.3 查看RTL网表
4.5.4 RTL的功能仿真
4.5.5 设计综合
4.5.6 综合后的功能仿真
4.5.7 添加约束文件
4.5.8 布局和布线
4.5.9 布局和布线后仿真
4.5.10 下载比特流
4.5.11 编程内部Flash存储器
第5章 Verilog HDL基础内容（视频讲解：672分钟，29集）
5.1 Verilog HDL程序结构
5.1.1 模块声明
5.1.2 模块端口定义
5.1.3 逻辑功能定义
5.1.4 设计实例一：Vetilog HDL结构框架的设计与实现
5.2 Verilog HDL要素
5.2.1 注释
5.2.2 间隔符
5.2.3 标识符
5.2.4 关键字
5.2.5 系统任务和函数
5.2.6 编译器命令
5.2.7 运算符
5.2.8 数字
5.2.9 字符串
5.2.10 属性
5.2.11 设计实例二：有符号加法器的设计与验证
5.3 Verilog HDL数据类型
5.3.1 值的集合
5.3.2 网络和变量
5.3.3 向量
5.3.4 强度
5.3.5 隐含声明
5.3.6 网络类型
5.3.7 reg类型
5.3.8 整数、实数、时间和实时时间
5.3.9 数组
5.3.10 参数
5.3.11 Verilog HDL名字空间
5.3.12 设计实例三：可变宽度乘法器的设计和实现
5.4 Vetilog HDL表达式
5.4.1 操作符
5.4.2 操作数
5.4.3 延迟表达式
5.4.4 表达式的位宽
5.4.5 有符号表达式
5.4.6 分配和截断
5.5 Verilog HDL分配
5.5.1 连续分配
5.5.2 过程分配
5.6 Verilog HDL门级描述
5.6.1 门声明
5.6.2 逻辑门
5.6.3 输出门
5.6.4 三态门
5.6.5 上拉和下拉源
5.7 Verilog HDL行为建模语句
……
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